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    科偉奇首頁 | XILINX  

    Virtex-6 FPGA 系列

     

    Virtex-6 CXT FPGA 提供 3.75Gbps GTX 收發器和內置式 PCI Express?(Gen 1)與三態以太網 MAC 模塊,能夠滿足無線、音頻、視頻和廣播市場上眾多應用對高帶寬和高性能的需求。

    Virtex-6 CXT FPGA 的優勢
    優化的邏輯和 DSP 性能
    • 利用2倍于上一代面向流水線設計的 Virtex FPGA 的觸發器加強邏輯架構
    • 更高的 DSP48E1 slice 比,支持高性能 DSP
    • 更高的 block RAM 比實現了數據緩沖,并且滿足 DSP 的要求
    利用 3.75Gbps GTX 收發器實現的串行連接功能
    • 低功耗:在 3.75 Gbps 下,功率低于 150mW(典型值)
    • 單個 FPGA 內的 GTX 收發器多達16個
    • 高度靈活的時鐘控制技術實現了獨立 Rx 和 Tx 操作,能夠有效地將某些應用的收發器數量加倍
    • 保證符合常見標準的要求,如 10/40/100G 以太網、PCI Express、OC-48、XAUI、SRIO 和 HD-SDI
    • 集成式 PCI Express 模塊和第三代三態以太網 MAC 模塊可以輕松實現常見接口
    • 利用面向 Virtex-6 FPGA 的連接功能套件加快開發步伐
    40nm ExpressFabric 架構,采用6輸入 LUT
    通過有效利用 40nm 三柵極氧化層工藝實現最高的性能。

    第二代 ExpressFabric 技術采用6輸入查找表(LUT),從而能夠以更少的邏輯電平、更少的布線和更低的扇出來實現更高的性能。為了進一步提升性能,Xilinx 將與各個 LUT 相關的觸發器數量加倍,從而能夠更好地支持高速設計的流水線。

    • 與上一代產品相比,40nm 三柵極氧化層工藝將性能提升了1個速度級別,將功耗降低了50%
    • 第二代6輸入查找表(LUT)架構利用最高的觸發器:LUT 比加強了流水線
    • 靈活的 LUT 可以配置成邏輯、分布式 RAM(64位/LUT 或256位/CLB)或移位寄存器
    • 第二代對角對稱互聯實現了最短、最快的布線
    • 74,500~758,800個邏輯單元,可以實現系統級集成
    600 MHz 時鐘管理通道(2 MMCM)
    利用高精度、低抖動時鐘控制技術實現最高的速度。

    Virtex-6 FPGA 內的新型混合模式時鐘管理器(MMCM)實現了器件的時鐘管理通道(CMT)內的 DCM 和 PLL 電路提供的靈活而又精確的時鐘綜合、移相和抖動濾波優勢。增強型時鐘分配網絡利用新型中點緩沖來降低歪斜。

    • 基于 PLL 的新型混合模式時鐘管理器(MMCM)實現了最低的抖動和抖動濾波
    • 增強型頻率綜合將控制精度提高了8倍
    • 與 Virtex-5 DCM 技術提供的相同的精確相位控制
    • 18個 MMCM 提供了低于 30 ps 的精確相位控制,從而實現了更好的設計余量
    • 差分全局和局部時鐘控制技術保證實現低歪斜和低抖動
    • 中點緩沖降低了片上時鐘網絡內的歪斜和抖動
    500MHz block RAM(1,000Kb)
    用于高密度片上存儲器的 500MHz、36Kb block RAM 實現了高效數據緩沖。

    Virtex-6 FPGA 為緩沖和存儲片上數據提供了高達 38Mb 的集成式 block RAM。靈活的 block RAM 可以配置成2個 18Kb 模塊或1個 36 Kb 模塊、真正的雙端口、簡單的雙端口和 FIFO,并且可以提供獨立的讀/寫端口寬度配置。利用可選流水線功能實現 500 MHz 操作。內置式級聯邏輯可以從2個 32k x 1 block RAM 配置創建1個 64k x 1 存儲器。

    • 可以分割成2個 18Kb 模塊,以便將 Block RAM 帶寬加倍
    • 將 Block RAM 配置成多速率 FIFO
    • 內置式64位糾錯碼(ECC)功能,可以實現高可靠性系統
    • 自動節能電路
    采用 ChipSync 源同步技術的 1.0Gbps SelectIO
    實現行業標準和定制協議。

    內置式功能可以輕松滿足行業標準和定制協議最為嚴苛的時序要求,同時還可以在同一器件內利用30個可獨立配置的 I/O 庫支持多個電學標準。

    • 利用 PCI?、RapidIO、XSBI、SPI4.2 等實現的設計
    • 配置 I/O,以便在 1.0V~2.5V 的電壓下支持 HSTL、LVDS(SDR 和 DDR)等
    • 到常見標準的接口,帶有 1.0 Gbps 差分和 1,066+ Mbps 單端 I/O
    • 利用內置式 I/O 延遲電路簡化板設計,從而利用靈活的每比特去歪斜補償不等的跡線長度
    • 利用內置式串行器/解串器讓輸入數據與 FPGA 內部時鐘保持同步
    • DDR3 存儲器的內置式支持
      • 寫電平
      • 動態時鐘反轉控制
      • 低抖動性能通路時鐘控制
    • 自適應延遲設置會自動進行重新校準來補償不斷變化的工作條件
    • 三穩態數控阻抗降低了存儲器接口的功耗,減少了元件數量,縮小了板尺寸
    • 帶有片上有源 I/O 終端的數控阻抗(DCI)減少了元件數量,節省了板空間,簡化了板設計
    • 新性能通路時鐘控制網絡提供了專用通路,從而降低了片外時鐘的抖動
    3.75Gbps GTX 收發器
    實現線路速率介于 150 Mbps 和 3.75 Gbps 之間的低功耗連接功能

    以最低的功耗實現串行協議,以便輕松快速地構建完整的、面向芯片到芯片、板到板和盒到盒通信的串行解決方案。

    • 靈活的 SERDES 讓發射和接收通道能夠在不同的數據速率下運行,從而有效地將某些應用中的收發器數量增加了一倍
    • 功能強大的發射和接收均衡(發射預加重、接收線性均衡和 DFE)能夠以較高的線路速率實現最佳的信號完整性
    • 集成式“變速箱”實現了靈活編碼:8b/10b、64b/66b、64b/67b
    • 高度靈活的時鐘控制技術實現了獨立 Rx 和 Tx 操作,能夠有效地將某些應用的收發器數量加倍
    • 設計用來與集成式 PCI Express 和三態以太網 MAC 模塊協同工作
    • 功耗降低了25%:在 3.75Gbps 下,功率低于 150mW(典型值)
    • 保證符合常見標準的要求,如 10/40/100G 以太網、PCI Express、OC-48、XAUI、SRIO 和 HD-SDI
    PCI Express(Gen1)端點/根端口模塊
    實現成本、功耗和復雜度均更低的 PCI Express。

    利用用于構建新一代圖形、存儲、網絡和 I/O 器件的集成式 PCIe 接口模塊將設計風險降至最低水平。Virtex-6 FPGA 內的 PCI Express 模塊實現了事務處理層、數據鏈路層和物理層功能,能夠以最低的 FPGA 邏輯利用率提供完整的 PCI Express 端點和根端口功能。

    • 通過 PCI SIG 驗證的 Gen1 和 Gen2 兼容性(被納入集成商名單)
    • 與 GTX 收發器一起提供 PCIe 端點和根端口功能
    • 內置式硬 IP 可以釋放用戶邏輯資源,降低功耗
    • 多個 PCIe 模塊,可以增加帶寬,提供多種功能,或者在單個 FPGA 內同時實現端點和根端口支持
    • 利用可升級帶寬(x1、x2、x4、x8 @ Gen1 和 Gen2 數據速率)保持軟件投資和延長基礎設施的使用壽命
    • 可以隨著項目的進行將設計重定位到更大的 FPGA 上,而無需修改您的 PCIe 接口設計
    以太網媒體訪問控制器模塊
    通過集成式三態 EMAC 連接到互聯網上。

    Virtex-6 FPGA 整合了4個嵌入式三態以太網媒體訪問控制器(MAC)模塊(Virtex-6 LX760 器件除外),提供了靈活的連接功能,同時還能釋放用戶邏輯資源和降低功耗。10/100/1000 Mbps 三態 EMAC 功能符合 IEEE 802.3 的要求,并且通過了 UNH 協同工作能力的測試和認證。它們提供:

    • 2.5 Gbps 模式,可以利用定制協議實現更高的帶寬
    • 可編程 PHY 接口
    • 帶有 SelectIO 接口的 MII/GMII
    • 與 RocketIO? 收發器一起使用時的 SGMII(需要外部 PHY)
    • 用于監控 Tx 和 Rx 幀性能的實時統計數據接口端口
    • Jumbo 幀支持
    • 接收地址濾波器,可以接受/拒絕信息包
    • 到微處理器的 DCR 總線連接
    • 使用 RocketIO 收發器時,完整的、面向 1000 Base-X 的單芯片解決方案(無需外部 PHY)
    • 是網絡管理或遠程 FPGA 監控的理想之選
    • 用戶可配置接口
    325MHz DSP48E1 slice
    利用 DSP48E1 slice 實現了高達 900+ GMACS 的性能,從而提升了算法性能。

    利用 DSP48E1 slice 實現了 1,000 GMACS 的性能,從而能夠利用 FPGA 架構固有的并行性構建有效的濾波器硬件設計。

    • 增加所有器件內的 DSP 資源;Virtex-6 SX475T FPGA 內的 Slice 多達2,016個
    • 帶有25 x 18乘法器、48位加法器、和48位累加器(可級聯為96位)的增強型架構能夠以更少的 slice 實現單/雙精度浮點數學和高精度濾波器
    • 新型集成式預加法器實現了效率更高、性能更高的對稱和多相濾波器
    • 支持飽和運算的模式檢測、收斂舍入和下溢/溢流檢測
    • 40多種動態控制工作模式,包括乘法器、乘累加器、乘法器-加法器/減法器、3輸入加法器、桶形移位器、寬總線多路復用器、寬計數器和比較器
    • 低功耗:在38%的翻轉率下,各個 DSP48E1 slice 僅消耗 1.09mW/100MHz 的功率,比上一代 slice 低20%
    第三代 sparse chevron 封裝技術
    控制系統噪聲,簡化 PCB 布局。

    高級 sparse chevron 封裝技術提供了極大的系統設計優勢,縮短了設計周期,削減了系統成本。

    • 獨特的 PWR/GND 引腳模式可以將串擾降至最低水平,并且能夠減少 PCB 層數
    • 基片上旁路電容器縮小了 PCB 面積
    增強型配置和比特流保護
    削減了系統成本,提高了可靠性,保護了設計安全。
    • 利用商用 SPI 和并行閃存進行配置
    • 部分重配置支持提高了設計靈活性和邏輯效率;速度快10倍
    • 利用多比特流管理實現了可靠的在系統重配置
    • 內置式誤差檢測與校正實現了更好的 SEU 保護
    • 利用256位 AES(高級加密標準)安全性和電池后備或非易失性 e-fuse 密鑰存儲保護您的設計
    • Device DNA 可以防止發生未授權過渡構建
    適于何種應用?

    可能的應用包括:

     



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