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    科偉奇首頁 | XILINX  

    Virtex-5 FPGA 系列

     

    Virtex?-5 LXT FPGA 針對高性能邏輯和低功耗串行連接功能進行了優化,是世界上首款采用 1.0V 三柵極氧化層工藝技術制造而成的 65nm 系列的引腳兼容成員。

    Virtex-5 LXT FPGA 的優勢
    利用24個高速 RocketIO GTP 收發器實現了低功耗串行連接功能
    • 最低的功耗:在 3.75 Gbps 下,功耗低于 100 mW
    • 交叉平臺引腳兼容性簡化了到 GTX 收發器的設計升級,從而實現了更高的線路速率
    • 可以在單個 FPGA 內實現多種協議(標準和定制)
    • 與集成式 PCI Express? 端點和三態以太網 MAC 模塊一起無縫運行
    • 標準支持
      圖1

      標準支持

    提供利用內置式 PCIe? 和三態以太網 MAC 模塊實現的低功耗、簡便易用的串行連接功能解決方案
    • 跟軟 IP 核設計相比,增強型 PCI Express 交織模塊可以節省10,000個 LUT 和2瓦的功率
    • 完整的交鑰匙串行 I/O 協議解決方案從 PCIe 解決方案套件開始
    • 在單個 Virtex-5 FPGA 內連接多個標準的能力使得系統設計者能夠消除多個 ASSP 或其它定制串行 I/O 解決方案
    • 在 3.2Gbps 下,低功耗 GTP 收發器消耗的功率低于 100mW
    • 實現包含 8 通道 PCIe 端點的典型設計所需的功耗和面積。
      圖1

      實現包含8通道 PCIe 端點的典型設計時可以節省功耗和面積。

    利用 65nm ExpressFabric 技術輕松實現您的性能目標
    • 65nm ExpressFabric 技術帶有真正的6-輸入 LUT,可以將性能平均提升30%(相當于2個速度級別)
    • 對角對稱布線通過更少的開關實現了 CLB 連接,從而降低了布線延遲,進而實現了性能的大幅提升
    • 時鐘元件多達18個,可以實現高靈活性和差分全局時鐘控制,從而實現了低歪斜和抖動
    • 提供 1.25 Gbps 差分 I/O 和 800 Mbps 單端 I/O,同時 ChipSync? 源同步技術還簡化了板設計,并且支持的用戶 I/O 多達1200個
    • Virtex-5 vs. 采用 ISE 的 Virtex-4
      圖1

      Virtex-5 vs. 采用 ISE 的 Virtex-4

    • 系統性能對比
      表1

      系統性能對比

    Virtex-5 LXT FPGA 的特性
    特性 LX LXT SXT FXT TXT
    ExpressFabric? 架構,采用6-輸入 LUT
    550MHz 時鐘控制和管理通道(2 DCM + 1 PLL) 2 - 6 1-6 2 - 6 2 - 6 6
    550MHz block RAM(1,000Kb) 1.2 - 10.4 .94 - 11.7 3 - 18.6 2.4 - 16.4 8.2 - 11.7
    1.25 Gbps SelectIO? 技術
    3.75 Gbps RocketIO GTP 收發器 -- 4-24 8-24 -- --
    6.5Gbps GTX 收發器 -- -- -- 8-24 40-48
    PCI Express 端點模塊 -- 1 1 1-4 1
    10/100/1000 以太網媒體訪問控制器模塊 -- 2 - 4 4 4-8 4
    550 Mhz DSP48E slice 32-192 24-192 192-1,056 64-384 80-96
    PowerPC 440 處理器模塊 -- -- -- 1 - 2 --
    系統監控器和模數轉換器
    Sparse chevron 封裝技術
    增強型配置和比特流保護
    突出顯示行表示主要特性。
    用于實現高效、高性能邏輯的 ExpressFabric 架構

    ExpressFabric 技術提供了業界第一款真正的 6 輸入查找表(LUT),使您能夠將 LUT 配置成 6 輸入生成器或雙輸出、5 輸入生成器。您現在可以將 256 位分布式 RAM、128 位移位寄存器和 8 輸入邏輯運算等復雜的功能完全在一個可配置邏輯塊(CLB)內實現。Virtex-5 系列使用對角對稱互連技術最大程度地減少了布線跳線 - CLB 到 CLB 所需的互連數量 - 從而實現了顯著的性能提升。

    圖1

    ExpressFabric 架構

    ExpressFabric 架構
    圖2

    實現64位分布式 RAM

    64位分布式 RAM
    圖3

    互聯技術

    互聯技術
    表1

    Virtex-5 和 Virtex-4 FPGA 架構特性

    Virtex-5 和 Virtex-4 FPGA 架構特性
    用于實現靈活、精確的系統時鐘管理的 550 MHz 時鐘技術
    每個時鐘管理通道(CMT)都使用了2個用于實現精確的時鐘綜合與延遲控制的數字時鐘管理器(DCM)模塊和1個用于實現低抖動時鐘發生與抖動濾波的鎖相環(PLL)。最多可以使用6個 CMT 來實現時鐘去歪斜、頻率綜合、相移、DCM>PLL 或 PLL>DCM 級聯和抖動濾波之類的功能。
    具有充足的時鐘資源,可以保證大型設計的時鐘對齊和整個系統級時序,并且還能夠利用 I/O 時鐘和區域時鐘簡化源同步接口:
    • 20 路時鐘輸入(差分或單端)
    • 32個時鐘歪斜匹配的全局時鐘網絡
    • 每個時鐘區包含4個 I/O 時鐘網絡和4個區域時鐘網絡
    • 8-24個清晰的時鐘區
    圖1

    時鐘管理

    時鐘管理
    用于實現高密度嵌入式存儲器的 550 MHz block RAM
    高達 11.6 Mb 的靈活嵌入式 Block RAM,能有效地存儲和緩沖數據,而無需使用片外存儲器。每個存儲器模塊最高可存儲 36 Kb 數據,可以配置成兩個獨立的 18 Kb Block RAM,或單個 36 Kb Block RAM。Block RAM 可以配置為雙端口 RAM 或 FIFO,并提供了 64 位糾錯檢查(ECC)功能,從而提高了系統可靠性。
    • 級聯 Block RAM,來實現高達 x36 的真正雙端口寬度或高達 x72 的簡單雙端口寬度
    • 利用內置式 FIFO 邏輯來創建同步或多速率 FIFO;避免消耗邏輯資源
    • 關閉未使用的 18 kB Block RAM 來加強功耗管理
    • 消除 CLB 觸發器的布線延遲,從而利用可選輸出來實現流水線操作
    圖1

    Block RAM

    Block RAM
    用于實現終級并行連接功能的 3.2 Gbps SelectIO 技術
    利用下列特性滿足時序目標和削減系統成本:
    • 高速 1.25 Gbps 差分 I/O 和 800 Mbps 單端 I/O
    • 真正的 1.2V 至 3.3V 輸入電壓
    • 在整個系列內實現了引腳兼容性
    • 每個 FPGA 上的 I/O 引腳多達1200個,并且可以靈活實現 I/O 布局
    • 源同步 ChipSync? 技術,可以利用內置式單位比特去歪斜、SERDES、可調抽頭延遲、和輸入與輸出(僅限于 Virtex-5 系列)延遲元件來簡化板設計。
    • 帶有片上有源 I/O 終端的數控阻抗(DCI)

    支持的 I/O 標準:

    • Virtex-5 FPGA
      • LVCMOS 1.2V
      • HSTL_I_12(僅限單向)
      • DIFF_HSTL_I_18、DIFF_HSTL_I_18_DCI
      • DIFF_HSTL_I、DIFF_HSTL_I_DCI
      • DIFF_SSTL_I
      • DIFF_SSTL2_I_DCI
      • DIFF_SSTL18_I、DIFF_SSTL18_I_DCI
      • RSDS_25(點對點)
    • Virtex-5 和 Virtex-4 FPGA
      • LVCMOS(3.3 V、2.5V、1.8V 和 1.5V)
      • LVDS、總線 LVDS、擴展 LVDS
      • SSTL 標準(2.5v、1.8v、I 類、II 類)
      • LVPECL PCI?、PCI-X? HyperTransport?(LDT)
      • HSTL(1.8v、1.5v、I 類、II 類、III 類、IV 類)
      • GTL、GTL+
    圖1

    增強型 SelectIO 技術

    增強型 SelectIO 技術
    用于實現最低功耗的 RocketIO GTP 收發器
    第四代 RocketIO GTP 收發器技術提供了靈活的、工作速率范圍為 100 Mbps 至 3.75 Gbps 的 SERDES,并且支持全部常見協議。
    • 交叉平臺引腳兼容性簡化了到 GTX 收發器的設計升級,從而實現了更高的線路速率
    • 業內最低的功耗:在 3.2Gbps 下每個通道的功率均低于 100mW
    • 可以在單個 FPGA 內實現多種協議(標準和定制)。
    • 符合芯片-芯片、背板和光學器件接口的常見標準與協議的要求
    • 先進的 Tx/Rx 均衡技術,可以驅動背板和其它困難通道
    • 內置式 PRBS 發生器/檢驗器可以加速調試
    • 與集成式 PCI Express? 端點和三態以太網 MAC 模塊一起無縫運行
    圖1

    標準支持

    標準支持
    6.5Gbps GTX 收發器,可以實現最高的線路速率
    速度范圍為 150 Mbps - 6.5 Gbps 的高性能 SERDES 支持所有常見協議。交叉平臺引腳兼容性簡化了從 GTP 收發器進行設計升級,從而實現了更高的線路速率。
    • 可以在單個 FPGA 內實現多種協議(標準和定制)
    • 先進的4-抽頭判定反饋均衡(DFE),結合接收器內的線性均衡,可以解決高線路速率下的信號完整性挑戰
    • 發射器預加重可以改善信號完整性
    • 集成式“變速箱”可以實現靈活編碼
    • 8b/10b、64b/66b 和 64b/67b
    • 與集成式 PCI Express? 端點和三態以太網 MAC 模塊一起無縫運行
    • 低功耗:6.5 Gbps 下,低于 200 mW
    • 內置式 PRBS 發生器/檢驗器可以加速調試
    PCI Express 端點模塊,可以實現通用連接功能標準支持
    PCI Express 端點模塊,可以實現事務層、數據鏈路層和物理層功能,從而可以提供完整的 PCI Express 端點功能以及最低的 FPGA 邏輯利用率。
    • 符合 PCI Express Base Specification 1.1 的要求
    • 包含在 PCI-SIG? 集成商名單上
    • 支持 PCI Express 端點或早期的 PCI Express 端點功能
    • 設計用于提供完整的端點功能和 RocketIO? 收發器
    • 每個模塊均支持 1-、4- 或 8-通道
    • 利用 Block RAM 進行緩沖
    • 完全緩沖的發射和接收
    • 管理接口,可以訪問 PCIe 配置空間和內部配置
    • 支持的最大有效載荷尺寸(128 至 4096 字節)范圍
    • 輪換、加權輪換或嚴格優先級 VC 仲裁
    • 可針對存儲器或 I/O 進行配置的基地址寄存器(BAR)
    • 高達 6 x 32 位或 3 x 64 位的 BAR(或者 32 位和 64 位的組合)
    • 利用信號架構進行統計數據收集與監控

      通過了 PCI-SIG 大會的兼容性測試

    Xilinx PCI Express 端點模塊包含在 PCI-SIG 集成商名單上,成功完成了 PCI-SIG 兼容性專題研討會的以下嚴格測試步驟。

    • FPGA 器件
      • Virtex-5 LXT、端點控制器、PCIe 1.0a 和 1.1
      • Virtex-5 SXT、端點控制器、PCIe 1.1
      • Virtex-5 FXT、端點控制器、PCIe 1.1
    • 參考板
    • Virtex-5 LXT FPGA/ML505、PCIe 1.0a 和 1.1
    • Virtex-5 LXT FPGA/ML523、x1、PCIe 1.0a 和 1.1
    • Virtex-5 LXT FPGA/ML525、x1、PCIe 1.1
    • Virtex-5 LXT FPGA/ML555、x4x8、PCIe 1.0a 和 1.1
    • Virtex-5 SXT FPGA/ML506、x1、PCIe 1.0a 和 1.1
    • Virtex-5 FXT FPGA/ML507、x1、PCIe 1.1
    圖1

    PCIe 設計實例

    PCIe 設計實例
    用于實現互聯網連接的集成式三態以太網媒體訪問控制器(EMAC)
    提供2到8個嵌入式三態以太網媒體訪問控制器(MAC)模塊。10/100/1000 Mbps 三態 EMAC 功能是 IEEE 802.3 兼容的,并且通過了 UNH 協同工作能力測試和認證。它們提供:
    • 可編程 PHY 接口
    • 帶有 SelectIO 接口的 MII/GMII
    • 跟 RocketIO? 收發器一起使用時的 SGMII (需要外部物理層)
    • 用于監控 Tx 和 Rx 幀性能的實時統計數據接口端口
    • Jumbo 幀支持
    • 接收地址濾波器,可以接受/拒絕信息包
    • 到微處理器的 DCR 總線連接
    • 使用 RocketIO 收發器時,完整的、面向 1000 Base-X 的單芯片解決方案(無需外部 PHY)
    • 是網絡管理或遠程 FPGA 監控的理想之選
    • 用戶可配置接口
    圖1

    三態以太網 MAC

    三態以太網 MAC
    用于實現超高性能 DSP 的 550 Mhz DSP48E slice
    為您的系統有效添加強大的、基于 FPGA 的 DSP 功能
    • 25 x 18位二進制補碼乘法器可產生全精度48位結果
    • 增強型第二級,實現了用于收斂舍入的模式監測器、飽和運算的下溢/上溢檢測和自動復位計數器/累加器,并且支持 SIMD 操作;還能夠利用可選的寄存累加反饋實現靈活的 3 輸入、48 位加法器/減法器
    • 支持 40 多種動態控制操作模式,從而適應逐時鐘周期 DSPE slice 功能:包括乘法器、乘累加器、乘法器-加法器/減法器、3輸入加法器、桶形移位器、寬總線多路復用器、寬計數器和比較器。
    • 高效加法鏈架構,能夠有效實現高性能濾波器和復雜算術運算。
    • 低功耗要求:每個 DSP48E Slice 在38%的翻轉率下功耗僅為 1.38 mW/100 MHz,比上一代 Slice 降低了40%。
    圖1

    DSP48E slice

    DSP48E slice
    用于實現小型嵌入式系統的高性能 PowerPC 440 處理器模塊
    行業標準 PowerPC 440 處理器多達2個,并且均帶有32位 RISC 核,每個都在它自己的嵌入式外設模塊內。
    • 1,100 DMIPS @ 550MHz 處理器;利用帶有2個處理器的單個 FPGA 實現了 2,200 DMIPS 的性能
    • 新的5 x 2、128位縱橫交換機實現了延遲最小化和點到點連接功能
    • 同步存儲器總線和處理器本地總線(PLB)接入實現了吞吐量最大化
    • 集成式 DMA 通道、PLB 接口和專用存儲器接口實現了邏輯資源利用最小化
    • 輔助處理器單元(APU)控制器,可以整合硬件加速器和創建定制協處理器
    • 到 TEMAC、PCIe 模塊和 FPGA 邏輯的、無阻塞流水線點到點訪問入口
    • 專用存儲器接口端口,提供了高達 128 位/周期的數據傳輸速率,從而卸載了 PLB
    • 高度流水線化發射和接收分散-聚集 DMA 通道,實現了數據傳輸速率最大化
    • 用戶可選端口優先化和工作頻率,可以優化系統性能
    • 可以卸載視頻和 3D 數據處理之類的 CPU 密集型操作以及浮點數學
    • 優化的硬件/軟件劃分實現了 FPGA 利用率最大化和硬件成本最小化
    • 利用 IEEE 754 兼容 FPU 選項實現雙/單精度算術運算
    圖1

    PowerPC 440 處理器嵌入式模塊

    PowerPC 440 處理器嵌入式模塊
    圖2

    PowerPC 440 處理器系統設計實例

    PowerPC 440 處理器系統設計實例
    系統監控器和模數轉換器,可以簡化系統管理和診斷
    集成式熱管理和片上電源電壓測量解決方案實現了硬件開發和制造過程中的調試與測試。用戶定義警報可以告知臨界溫度和電源條件。

    系統監控器完全可以從架構或 JTAG 抽頭獲得,并且在 FPGA 配置之前和掉電過程中(僅通過 JTAG 抽頭)一加電即可正常運行。

    通用模數轉換器(ADC)可以將片上模擬傳感器輸出數字化,并且可以監控17個外部模擬輸入來獲取環境數據。自動校準和自檢特性可以在 -40°C 至 +125°C 的溫度范圍內實現準確而又可靠的測量。

    • 用于監控電源電壓和溫度的單芯片解決方案
    • 片上溫度測量(±4°C)
    • 片上電源測量(±1%)
    • 簡便易用,功能齊全
      • 在器件配置之前、之中和之后都可以使用
      • 基本操作無需設計。
      • 自動監控所有片上傳感器
      • 片上傳感器的用戶可編程報警閾值
    • 內置式、用戶可用10位、200-kSPS(每秒1000個采樣)ADC
      • 自動校準偏移和增益誤差
      • DNL = ±0.9 LSB(最大值)
    • 支持的外部模擬輸入通道多達17條
      • 0V~1V 的輸入電壓范圍
      • 監控外部傳感器,如電壓、溫度
      • 通用模擬輸入
    • 如果檢測到片上溫度達到 125°C(默認情況下,禁用),芯片會自動掉電

    技術文檔

    在線座談

    參考設計

    文章

    圖1

    系統監控器

    系統監控器
    Sparse chevron 封裝技術,可以控制系統噪聲
    先進的 Sparse Chevron 封裝技術,為系統設計帶來了極大的優勢,縮短了設計周期,降低了系統成本:
    • 通過在每個 I/O 引腳附近提供低阻抗回路,降低了電感串擾
    • 通過集成低電感和基片旁路電容,減少了外部去耦電容的數目、降低了電路板層數、簡化了電路板設計。
    • 使用連續電源/地平面降低了電感。
    圖1

    Sparse chevron 封裝

    Sparse chevron 封裝
    增強型配置和比特流保護,可以削減系統成本,并提高可靠性
    為了削減系統成本,提高可靠性和保護設計安全,您可以利用:
    • SPI Flash 存儲器
    • 并行 Flash 存儲器
    • Xilinx platform flash 器件

    增強型比特流管理利用下列特性簡化了在系統重配置,并且提高了可靠性:

    • 熱/冷 FPGA 啟動支持以及發生 FPGA 錯誤情況下的安全比特流。
    • 后臺 CRC 檢測功能。

    高級加密標準(AES)安全性和電池后備密鑰

    • AES 比特流加密/解密技術可以利用獨立生成的加密鑰和加密比特流來保護您的 IP。配置過程中對輸入比特流進行解密。
    • 電池后備(20 多年的壽命)密鑰為您的設計數據提供了牢不可破的安全性。加密鑰被從內部存儲到專用 RAM 中,并且不能從器件外部讀取。同非易失性密鑰存儲方法不同,任何取下 FPGA 或打開其封裝的舉動都會導致加密鑰和編程數據的立即丟失。

     

     

     



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